jk触发器真值表

jk触发器真值表

作为文化的传播-天健综合管理系统

图形JK触发器设计：

电路的时序仿真波形：

JK触发器的VHDL设计：

libraryieee;

_logic_;

entityjkis

port(j,k,clk:instd_logic;

q,nq:bufferstd_logic);

end;

architecturebehaveofjkis

signalq_s,nq_s:std_logic;

begin

process(clk)

begin

if(clk'eventandclk='1')then

if(j='0')and(k='1')then

q_s<='0';

nq_s<='1';

elsif(j='1')and(k='0')then

q_s<='1';

nq_s<='0';

elsif(j='1')and(k='1')then

q_s<=notq;

nq_s<=notnq;

endif;

endif;

q<=q_s;

nq<=nq_s;

endprocess;

end;

相应输出的仿真波形：