ic版图设计
-
2023年3月19日发(作者：处方药与非处方药分类管理办法)IC设计流程
1.使⽤语⾔：VHDL/verilogHDL
2.各阶段典型软件介绍：
输⼊⼯具：SummitSummit公司
仿真⼯具：VCS,VSSSynopsys公司
综合器：DesignCompile,BCCompileSynopsys公司
布局布线⼯具：Preview和SiliconEnsembleCadence公司
版图验证⼯具：Dracula,DivaCadence公司
静态时序分析:PrimeTimeSynopsys公司
测试：DFTCompileSynopsys公司
3.流程
第⼀阶段：项⽬策划
形成项⽬任务书(项⽬进度,周期管理等)。流程：【市场需求--调研--可⾏性研究--论证--决策--任务书】。
第⼆阶段：总体设计
确定设计和⽬标,进⼀步明确芯⽚功能、内外部性能要求,参数指标,论证各种可⾏⽅案,选择最佳⽅式,加⼯⼚家,⼯艺⽔准。流程：【需求分析--
系统⽅案--系统设计--系统仿真】。
第三阶段：详细设计和可测性设计
分功能确定各个模块算法的实现结构,确定设计所需的资源按芯⽚的要求,速度,功耗,带宽,增益,噪声,负载能⼒,⼯作温度等和时间,成本,效益要
求选择加⼯⼚家,实现⽅式,（全定制,半定制,ASIC,FPGA等）;可测性设计与时序分析可在详细设计中⼀次综合获得,可测性设计常依据需要
采⽤
FullScan,PartScan等⽅式,可测性设计包括带扫描链的逻辑单元,ATPG,以及边界扫描电路BoundScan,测试Memory的BIST。流程：【逻
辑设计--⼦功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的⾏为级,RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路⽹
表--⽹表仿真】。
第四阶段：时序验证与版图设计
静态时序分析从整个电路中提取出所有时序路径,然后通过计算信号沿在路径上的延迟传播,找出违背时序约束的错误(主要是SetupTime和
HoldTime),与激励⽆关。在深亚微⽶⼯艺中,因为电路连线延迟⼤于单元延迟,通常预布局布线反复较多,要多次调整布局⽅案,对布局布线有
指导意义。流程：【预布局布线(SDF⽂件)--⽹表仿真(带延时⽂件)--静态时序分析--布局布线--参数提取--SDF⽂件--后仿真--静态时序分析-
-测试向量⽣成】
第五阶段：加⼯与完备
流程：【⼯艺设计与⽣产--芯⽚测试--芯⽚应⽤】
2，实现⽅法；
IC从⽣产⽬的上可以分成为通⽤IC（如CPU，DRAM，接⼝芯⽚等）和ASIC(ApplicationSpecificIntegretedCircuit)两种，ASIC是因
应专门⽤途⽽⽣产的IC。
从结构可以分成数字IC，模拟IC，数模混合IC三种，⽽SOC（systemonchip）则成为发展的⽅向。从实现⽅式上讲可以分为三
种。基于晶体管级，所有器件和互连版图都采⽤⼈⼯的称为全定制（full-custom）设计，这种⽅法⽐较适合于⼤批量⽣产的，要求集成度
⾼、速度快、⾯积⼩、功耗低的通⽤型IC或是ASIC。基于门阵（Gate-Array）和标准单元（Standard-Cell）的半定制设计（Semi-
custom）由于其成本低、周期短、芯⽚利⽤率低⽽适合于批量⼩、要求推出速度快的芯⽚。基于IC⽣产⼚家已经封装好的
PLD（ProgrammableLogicalDesign）芯⽚的设计，因为其易⽤性、“可重写性”受到对集成电路⼯艺不太了解的系统集成⽤户的欢
迎。他的最⼤特点就是只须懂得硬件描述语⾔就可以使⽤特殊EDA⼯具“写⼊”芯⽚功能。但PLD集成度低、速度慢、芯⽚利⽤率低的缺
点使他只适合新产品的试制和⼩批量⽣产。近年来PLD中发展最活跃的当属FPGA(FieldProgrammableGateArray)器件.
从采⽤的⼯艺可以分成双极型(bipolar)，MOS和其他的特殊⼯艺。硅（Si）基半导体⼯艺中的双极型器件由于功耗⼤、集成度相对
低，在近年随亚微⽶深亚微⽶⼯艺的的迅速发展，在速度上对MOS管已不具优势，因⽽很快被集成度⾼，功耗低、抗⼲扰能⼒强的MOS管
所替代。MOS⼜可分为NMOS、PMOS和CMOS三种；其中CMOS⼯艺发展已经⼗分成熟，占据IC市场的绝⼤部分份额。AsGa器件因为
其在⾼频领域（可以在0.35um下很轻松作到10GHz）如微波IC中的⼴泛应⽤，其特殊的⼯艺也得到了深⼊研究。⽽应⽤于视频采集领域
的CCD传感器虽然也使⽤IC⼀样的平⾯⼯艺，但其实现和标准半导体⼯艺有很⼤不同。
从设计⽅法可以分成⾃顶⽽下（top-down）和⾃底⽽上两种⽅法。top-down的设计⽅法
在IC开发中,根据不同的项⽬要求，根据项⽬经费和可供利⽤的EDA⼯具和⼈⼒资源，根据代⼯⼚的⼯艺实际，采⽤不同的实现⽅法是很
重要的决策.（5）技术创新和紧跟潮流是IC公司良性循环的根本保证；（需要讲吗？）
3，IC设计中所使⽤的EDA⼯具；
俗话说“公欲善其事，必先利其器”。
IC设计中EDA⼯具的⽇臻完善已经使⼯程师完全摆脱了原先⼿⼯操作的蒙昧期。IC设计向来就是EDA⼯具和⼈脑的结合。随着IC不断向
⾼集成度、⾼速度、低功耗、⾼性能发展，没有⾼可靠性的计算机辅助设计⼿段，完成设计是不可能的。
IC设计的EDA⼯具真正起步于80年代，1983年诞⽣了第⼀台⼯作站平台apollo;20年的发展,从硬件描述语⾔（或是图形输⼊⼯具）到
逻辑仿真⼯具（LOGICSIMULICATION），从逻辑综合（logicsynthesis）到⾃动布局布线(autoplane&route)系统；从物理规则检
测(DRC&ERC)和参数提取(LVS)到芯⽚的最终测试；现代EDA⼯具⼏乎涵盖了IC设计的⽅⽅⾯⾯。
提到IC设计的EDA⼯具就不能不说cadence公司，随着compass的倒闭，它成为这个⾏业名副其实的“⽼⼤”cadence提供了IC
design中所涉及的⼏乎所有⼯具；但它的⼯具和它的名⽓⼀样的值钱！现代IC技术的迅猛发展在EDA软件⼚家中掀起并购、重组热潮。
除CADENCE公司以外，⽐较有名的公司包括mentor,avanti,synopsys和INVOEDA；mentor和cadence⼀样是⼀个在设计的各个层
次都有开发⼯具的公司，⽽AVANTI因其模拟仿真⼯具HSPICE出名，SYNOPSYS则因为逻辑综合⽅⾯的成就⽽为市场认可。
下⾯我们根据设计的不同阶段和层次来谈谈这些⼯具；
（1）输⼊⼯具(designinput)：对⾃顶⽽下的（TOP-DOWN）设计⽅法，往往⾸先使⽤VHDL或是VERILOGHDL来完成器件的
功能描述，代表性的语⾔输⼊⼯具有SUMMIT公司的VISUALHDL和MENTOR公司的RENIOR等。虽然很多的⼚家（多为FPGA⼚商）都
提供⾃⼰专⽤的硬件描述语⾔输⼊，如ALTRA公司的AHDL，但所有的公司都提供了对作为IEEE标准的VHDL，VERILOGHDL的⽀持。
对⾃下⽽上的设计，⼀般从晶体管或基本门的图形输⼊开始，这样的⼯具代表性的有cadence公司的composer;viewlogic公司的
viewdraw等，均可根据不同的⼚家库⽽⽣成和输⼊晶体管或门电路相对应的模拟⽹表。
（2）电路仿真软件(circuitsimulation)：（分为数字和模拟两⼤类）。
电路仿真⼯具的关键在于对晶体管物理模型的建⽴，最切和实际⼯艺中晶体管物理特性的模型必然得到和实际电路更符合的⼯作波形，
随IC集成度的⽇益提⾼，线宽的⽇趋缩⼩，晶体管的模型也⽇趋复杂。任何的电路仿真都是基于⼀定的⼚家库，在这些库⽂件中制造⼚为
设计者提供了相应的⼯艺参数；如TSMC0.18umCuCMOS⼯艺的相关参数⾼达300个之多；
可以⽤于数字仿真的⼯具有很多，先期逻辑仿真的⽬的只是为了验证功能描述是否正确。对于使⽤verilogHDL⽣成的⽹表，cadence
公司的verilog-XL是基于UNIX⼯作站最负盛名的仿真⼯具；⽽近年随PC⼯作站的出现，viewlogic的VCS和mentor公司的modelsim因其
易⽤性⽽迅速崛起并成为基于廉价PC⼯作站的数字仿真⼯具的后起之秀；对于VHDL⽹表仿真，cadence公司提供LEAFROG；
SYNOPSYS公司有VSS，⽽mentor公司基于PC的MODELSIM则愈来愈受到新⼿们的欢迎。
PSPICE最早产⽣于Berkley⼤学，经历数⼗年的发展，随晶体管线宽的不断缩⼩，PSPICE也引⼊了更多的参数和更复杂的晶体管模
型。使的他在亚微⽶和深亚微⽶⼯艺的今天依旧是模拟电路仿真的主要⼯具之⼀。AVANTI是IC设计⾃动化软件的“英雄少年”，它的
HSPICE因其在亚微⽶和深亚微⽶⼯艺中的出⾊表现⽽在近年得到了⼴泛的应⽤。cadence公司的spectre也是模拟仿真软件，但应⽤远不
及PSPICE和HSPICE⼴泛；
对于特殊⼯艺设计⽽⾔，由于它们使⽤的不是Si基bipolar或CMOS⼯艺，因⽽也有不同的设计⽅法和仿真软件；例如基于AsGa⼯艺的
微波器件所使⽤的⼯具，较著名的有HP的eesoft等；
（3）综合⼯具(synthesistools)：⽤于FPGA和CPLD的综合⼯具包括有cadence的synplify;synopsys公司的FPGAexpress和
FPGAcompiler;mentor公司的leonardospectrum；⼀般⽽⾔不同的FPGA⼚商提供了适⽤于⾃⼰的FPGA电路的专⽤仿真综合⼯具，⽐
如altera公司的MAXPLUS2仅仅适⽤它⾃⼰的MAX系列芯⽚；⽽foundation则为XILINX器件量⾝定做……
最早的IC综合⼯具应该是cadence的buildgates;⽽Cadence最新版本的EnvisiaAmbit(R)则在99年在ASICinternational公司成功⽤
于240万门的设计。使⽤较⼴泛的还有synopsys的designcompiler和behavialcompiler;基于不同的库，逻辑综合⼯具可以将设计思想
转化成对应⼀定⼯艺⼿段的门级电路；将初级仿真中所没有考虑的门沿（gatesdelay）反标到⽣成的门级⽹表中,返回电路仿真阶段进⾏再
仿真。最终仿真结果⽣成的⽹表称为物理⽹表。
（4）layout⼯具和⾃动布局布线（autoplane&route）⼯具cadence的designframework是常⽤的基于UNIX⼯作站的全定制
设计的布局布线软件，和siliconensemble，Envisiaplace&routeDSM;（cadence的版图输⼊⼯具Virtuoso）
（5）物理验证（physicalvalidate）和参数提取(LVS)⼯具依然可以分成为ASIC和FPGA两⼤类。ASIC设计中最有名、
功能最强⼤的是cadence的DRECULA，可以⼀次完成版图从DRC（设计规则检查），ERC（电⽓特性检查）到LVS（寄⽣参数提取）的
⼯序；DIVA作为其相对较弱的软件多提供给教学⽤途；AVANTI的STAR-RC也是⽤于物理验证的强⼒⼯具，⽽hercules则是其LVS的排
头兵。如同综合⼯具⼀样，FPGA⼚商的物理验证和参数提取多采⽤专门的软件、并和其仿真综合⼯具集成在⼀起。ALTERA的
MAXPLUS2和XILINX的FOUNDATION是这样的典型；
（6）由于VLSI尤其是ULSI电路的预投⽚费⽤都相当的⾼（如TSMC0.25umCMOS⼯艺⼀次预投⽚的费⽤为100万美圆，⽽
0.18umCuCMOS3.3V⼯艺的⼀次预投竟⾼达300万美圆）。因⽽对ASIC芯⽚，要求芯⽚设计尽量正确。最好完全消灭错误；解决功耗
分析；⽣成⽤于芯⽚测试⽬的的特殊测试电路；因应这⼀要求，也产⽣了⼀些特殊的EDA⼯具，以完成诸如poweranalysis、故障覆盖率
分析、测试⽮量⽣成等⽬的。现代VLSI特别是ULSIIC的迅速发展，正是依靠EDA⼯具在亚微⽶和深亚微⽶技术上的进步及其对应⼯艺
⽔平的提⾼。应该说没有EDA⼯具就没有IC；
VLSIASIC设计流程：
1、系统规范化说明（SystemSpecification）
包括系统功能、性能、物理尺⼨、设计模式、制造⼯艺、设计周期、设计费⽤等等。
2、功能设计（FunctionDesign）
将系统功能的实现⽅案设计出来。通常是给出系统的时序图及各⼦模块之间的数据流图。
3、逻辑设计（LogicDesign）
这⼀步是将系统功能结构化。通常以⽂本（VerilogHDL或VHDL）、原理图、逻辑图表⽰设计结果，有时也采⽤布尔表达式来表⽰设
计结果。
4、电路设计（CircuitDesign）
电路设计是将逻辑设计表达式转换成电路实现。
5、物理设计（PhysicalDesignorLayoutDesign）
物理设计或称版图设计是VLSI设计中最费时的⼀步。它要将电路设计中的每⼀个元器件包括晶体管、电阻、电容、电感等以及它们之
间的连线转换成集成电路制造所需要的版图信息。
6、设计验证（DesignVerification）
在版图设计完成以后，⾮常重要的⼀步⼯作是版图验证。主要包括：设计规则检查（DRC）、版图的电路提取（NE）、电学规检查
（ERC）和寄⽣参数提取（PE）。
＝
IC层次式设计⽅法(⾃顶向下的设计⽅法例⼦)
系统级、功能级、寄存器传输级、门级、电路级、版图级（物理级）。
（copiedfromUSTCBBSbywjcentury）
★数字电路设计⼯具★
分类产品名制造商
逻辑综合器、静态时序分析BlastRTL美国MAGMA公司
VHDL/Verilog-HDLSimulator（仿真⼯具)Active-HDL美国Aldec公司
混合语⾔仿真NC-sim美国CadenceDesignSystems公司
Verilog仿真器Verilog-XL同上
SystemC仿真器NC-SystemC同上
VHDL仿真器NC-VHDL同上
物理综合⼯具PKS同上
超级综合⼯具（带有最优化配置功能）BuildGatesExtreme同上
Verilog仿真/VHDL编译器VCS/Scirocco美国Synopsys公司
RTL级逻辑综合⼯具DCexpert美国Synopsys公司
Vhdl/Verilog混合语法和设计规范检查器LEDA美国Synopsys公司
FPGA综合器SynplifyPRO美国Synplicity公司
物理综合Amplify美国Synplicity公司
测试与原型验证CertifySC美国Synplicity公司
VHDL/Verilog-HDL仿真⼯具ModelSim美国MentorGraphics公司
Verilog-HDL仿真⼯具TauSim美国TauSimulation公司
HardwareAcceleratorARES美国IKOSSystems公司
StaticTimming解析⼯具EinsTimer美国IBM公司
逻辑Simulator(仿真)Explore美国Aptix公司
Xcite美国AxisSystems公司
VirtuaLogic美国IKOSSystems公司
VIVACE美国MentorGraphics公司
功耗解析/最优化⼯具（RTL）WattSmith美国Sente公司
逻辑验证⼯具（测试向量⽣成）SpecmanElite美国VerisityDesign公司
CODE·COVERAGE⼯具，状態COVERAGE⼯具Verification美国Trans
EDA公司
Navigator/State美国TransEDA公司
Navigator美国TransEDA公司
Formal·Verifier（等价性评价）BoolesEye美国IBM公司
Tuxedo美国VerplexSystems公司
HDL调试⼯具Debussy美国NovasSoftware公司
电路合成⼯具，⾏为级合成⼯具（VHDL编程）BooleDozer美国IBM公司
HighLevel电路合成⼯具eXplorationsTools美国Explorations公司
RTL设计TeraForm美国TeraSystems公司
——————————————————————————————————————
★模拟/数.模混合信号电路设计⼯具★
分类产品名制造商
模拟电路Simulator（仿真⼯具）T-SpicePro美国TannerResearch公司
SmartSpice美国SilvacoInternational公司
Eldo美国MentorGraphics公司
电路图仿真/物理设计环境COSMOSSE/LE美国Synopsys公司
数字/模拟混合信号仿真HSPICE/NanoSim美国Synopsys公司
混合信号·Simulator（仿真⼯具）ICAP/4美国intusoft公司
混合信号·Simulator（仿真⼯具）美国MentorGraphi
cs公司
RF电路Simulator（仿真⼯具）ADVance，CommLib美国MentorGraphics公司
AnalogMacroLibrary美国MentorGraphics公司
StaticNoise解析⼯具（混合信号）SeismIC美国CadMOSDesignTechnology公司
ModelGenerator（模拟）NeoCell美国Neolinear公司
模拟电路设计⼯具MyAnalogStation美国MyCAD公司
电路仿真⼯具Star-Hspice美国Avanti公司
Star-Sim美国Avanti公司
Star-Time美国Avanti公司
电路图编辑器Scholar美国SilvacoInternational公司
S-edit美国TANNER公司
模拟、射频及混合信号仿真CadenceAnalogDesignEnvironment美国Cadence公司
层次化原理图输⼊⼯具VirtuosoComposer美国Cadence公司
原理图输⼊OrcadCaptureCIS,美国Cadence公司
ConceptHDLCaptureCIS,美国Cadence公司
原理图仿真PspiceNCDesktop美国Cadence公司
———————————————————————————————————————
—
★Hard/Soft协调设计⼯具★
分类产品名制造商
Hard/Soft协调设计⼯具CiertoVCCEnvironment美国Cadence公司
ArchGen美国CAEPlus公司
eArchitect美国ViewlogicSystems公司
Hard/Soft协调验证⼯具SeamlessCVE美国MentorGraphics公司
———————————————————————————————————————
—
★LSILayout设计⼯具★
分类产品名制造商
寄⽣电容/阻抗提取⼯具DISCOVERY美国SilvacoInternational公司
IC版图设计MyChipStationTMV6.4美国MyCAD公司
寄⽣电容/寄⽣阻抗提取⼯具，
延迟计算⼯具SWIM/InterCal美国AspecTechnology公司
寄⽣电容/阻抗提取⼯具，
回路Simulator（仿真⼯具），
Layout变换⼯具Spicelink，Ansoftlinks美国Ansoft公司
物理版图编辑器Virtuoso-XLLayoutEditor美国Cadence公司交互式物
理版图验证⼯具Diva美国Cadence公司
信号完整性时序分析⼯具SignalStorm美国Cadence公司
ModelGeneratorCLASSIC-SC美国CadabraDesignAutomation公司
Layout设计⼯具（带有电路合成功能）BlastFusion美国Magma公司
Layout设计⼯具DOLPHIN美国MontereyDesignSystems公司
L-EditPro美国TannerResearch公司
MyChipStation美国MyCAD公司
CELEBRITY,Expert美国SilvacoInternational公司
相位ShiftMask设计⼯具，
OPC设计⼯具，
Mask测试⼯具iN-Phase/TROPiC/CheckIt美国NumericalTecnologies公司
版图寄⽣参数提取⼯具Star-RC美国Avanti公司
逻辑仿真与版图设计熊猫系统2000中国华⼤
———————————————————————————————————————
—
★测试⼯具★
分类产品名制造商
Test-Pattern变换⼯具TDSiBlidge/SimValidator美国FluenceTechnology公司
Test设计⼯具TestBench美国IBM公司
TDX美国FluenceTechnology公司
———————————————————————————————————————
—
★印刷电路版设计⼯具★
分类产品名制造商
⾼速PCB设计与验证SPECCTRAQuest美国CadenceDesignSystems公司
PCB设计⽤⾃动配置,配线⼯具AllegroSPECCTRA美国CadenceDesignSystems公司
PCB设计OrcadLayout美国CadenceDesignSystems公司
PCB⽤温度解析⼯具PCBThermal美国Ansoft公司
⾯向焊接的PCB⽤温度解析⼯具PCBSolderSim美国Ansoft公司
PCB⽤振动·疲劳解析⼯具PCBVibrationPlus/PCBFatigue美国Ansoft公司
PCB/MCM⽤寄⽣电容/阻抗提取⼯具，
回路Simulator（仿真⼯具）PCB/MCMSignalIntegrity美国Ansoft公司
封装(Package)设计⼯具AdvancedPackagingDesigner/Ensemble美国Cadence公司
封装(Package)⽤温度解析⼯具HybridThermal美国Ansoft公司
封装(Package)⽤寄⽣电容/寄⽣阻抗提取⼯具TurboPackageAnalyzer美国Ansoft公司
PCB设计⼯具ePlanner美国ViewlogicSystems公司
PCB设计ProtelDXPALTIUM公司
———————————————————————————————————————
—
★其他的⼯具★
分类产品名制造商
AC/DC设计·解析⼯具MotorExpert韓国jasontech公司
⼯艺·Simulator（仿真⼯具）ATHENA美国SilvacoInternational公司
器件·Simulator（仿真⼯具）ATLAS美国SilvacoInternational公司
器件模拟⼯具⼯艺模拟⼯具Medici,Davinci,TSUPREM美国Avanti公司
射频与微波设计ADS美国Agilent公司
信号处理系统级设计⼯具SPW4.8美国CadenceDesignSystems公司
数字信号处理和通信产品的系统级设计⼯具Matlab/Simulink美国Mathworks公司
———————————————————————————————————————
—
★PLD开发系统★
分类产品名制造商
可编程逻辑电路开发⼯具MAXPLUSⅡ美国ALTERA公司
可编程逻辑电路（含SOPC）开发⼯具QUARTUS美国ALTERA公司
可编程逻辑电路开发⼯具ISPexpert/ispLEVERv3.0美国Lattice公司
可编程逻辑电路开发⼯具ISE6.2iFoundation美国Xinlinx公司
可编程逻辑电路开发⼯具ActelDesignerR1-2003美国ACTEL公司
06年初EDA市场格局：
（Cadence，Synopsys(02年合并Avanti)，MentorGraphics，synplify的FPGA综合）
市场研究公司GartnerDataquest⽇前发布的⼀项关于EDA市场趋势的报告指出，在新的领军公司出现之前，全球EDA营收增长仍将
保持停滞不前的状态；⽽新技术有可能使当前⽀配EDA市场的公司位置发⽣变化。
该报告由GartnerDataquestEDA分析师GarySmith、DayaNadamuni、LaurieBalch和NancyWu编辑，认为客户渴求电⼦系统
级(ESL)⼯具，但市场上缺乏这些⼯具。ESL⼯具缺乏被该报告指出是“使寄存器传输级(RTL)⼯具销售保持增长的唯⼀因素。”
该报告暗⽰，EDA产业最终将提出⼀套切实可⾏的ESL⽅法论，这是朝向ESL⼯具销售增长的⾸要关键⼀步。GartnerDataquest预
测，ESL⼯具市场将在未来5年达到35.7%的年复合增长率，但该公司希望这⼀⽐率甚⾄将会更⾼，“因为市场需要爆炸性增长，从⽽
将EDA世界从萧条中拉出来。”
GartnerDataquest以65纳⽶和45纳⽶设计⼯具珊珊来迟为例预测，EDA市场在2005年下滑⼤约0.6%，估计值39.6亿美元。这家
市场研究公司预测EDA收⼊将在2006年增长⾄42.7亿美元，2007年46.5亿，2008年51.5亿，2009年56.9亿美元。
该公司预计，RTL⼯具市场增长幅度将在2006年超过9.8%，接近14亿美元。预测称，RTL增长在2007年接近15.2亿美元，2008
年16.4亿美元，2009年17.8亿美元，总体CAGR为7%。“⼀旦向ESL的转移完成，RTL市场将缩⽔⾄零增长市场。”
报告指出，设计群体内存在⼀种感觉，即ESL和可制造性设计(DFM)挑战将完全更新EDA市场，将市场霸主CadenceDesign
Systems、Synopsys和MentorGraphics取⽽代之。“这就是我们所说的拐点(inflectionpoint)，”报告说。
该报告决然否定了当前存在⼀个“DFM市场”的说法。相反，报告断⾔道，“DFM似乎将成为⼀个通⽤术语，类似于验证，包含多个
市场。”报告认为,对该术语的最好使⽤应该作为描述⼀个⼯具的形容词，例如有“DFM意识的路由器(DFM-awarerouter)”。
利⽤2004年的数据，GartnerDataquest还分列出多样化EDA市场每⼀类别的市场份额。
MathWorks于2004年位列ESL设计与仿真榜⾸，占领33%的市场。Synopsys赢得26%，CoWare分得19%。2003年有28%份额
的Cadence在2004年消蚀到8%。
在2.63亿美元的逻辑综合市场，Synopsys保持主导性的85%的份额，报告称，并预测这⼀市场将增长缓慢但趋于稳定，2006年达到
2.91亿美元，2009年3.29亿美元。
MagmaDesignAutomation“轻取”IC实现的头牌，因为Cadence和Synopsys都退出了该领域。在定制布局和布线市
场，Cadence稳操72%的市场份额，MentorGraphics以10%远远落后。GartnerDataquest预计，这⼀市场将在2007年扬⾸增长
前略有下跌。
在1.67亿美元的设计规则校验市场，MentorGraphics份额增⾄58%，⼤幅领先Cadence(25%)和Synopsys(15%)。但报告指
出，MentorGraphics⾯临两家公司及Magma的强劲竞争，Magma声称MentorGraphics的Calibre⽆法有效处理65纳⽶设计。
在分辨率增强(RET)技术市场，Synopsys以49%对40%的成绩击败MentorGraphics。由于RET对于业内缩⼩线宽的能⼒越来越重
要，GartnerDataquest认为该市场将增长迅速。
在2.7亿美元的PCB版图⼯具市场，MentorGraphics夺得39%的份额，Cadence29%，***Zuken18%。GartnerDataquest展望
PCB设计⼯具增长形势⼤好。
Synplicity在FPGA综合市场持续膨胀领先于MentorGraphics的主导地位，占领67%的市场，⽽MentorGraphics仅有26%。但该
市场将增长缓慢。
Mentor公司的产品线：
实时OS：Nucleus
ICNanometerDesign（IC设计⼯具链）：
DesignCapture
DesignArchitectIC
Simulation
ADVanceMS
MachTA
Eldo
EldoRF
ADVanceMSRF
PhysicalLayout
ICStationSDL
ICgraphBasic
ICassemble
HotPlot
AutoCells
PhysicalVerification
CalibreDRC
CalibreLVS
CalibreDESIGNrev
CalibreInteractive
CalibreRVE
ParasiticExtraction
CalibrexRC
CalibrexL
CalibreLVS
LithoModeling
CalibreOPCverify
CalibreRET(OPCandPSM)
MaskDataPreparation
CalibreMDP
DesignforManufacturing
CalibreYieldAnalyzer
CalibreYieldEnhancer
YieldAssist
CalibreLFD:Litho-FriendlyDesign
＝
＝
ScalableVerification
Assertion-BasedVerification
QuestaAFV(AdvancedFunctionalVerification)
QuestaSV(SystemVerilog)
0-In®AssertionSynthesis
0-InFormalVerification
0-In®Clock-DomainCrossing(CDC)
0-In®CheckerWare®
TestbenchAutomation
QuestaAFV(AdvancedFunctionalVerification)
QuestaSV(SystemVerilog)
Coverage-DrivenVerification
QuestaAFV(AdvancedFunctionalVerification)
QuestaSV(SystemVerilog)
0-In®AssertionSynthesis
0-InFormalVerification
0-In®CheckerWare®
VerificationIP
0-In®CheckerWare®
PCIExpressMonitor
UniversalSerialBusMonitor
AMBAAXIMonitor
SerialAttachedSCSIMonitor
OpenCoreProtocolMonitor
10GigabitEthernetMonitor
DigitalSimulation
ModelSim®SE
ModelSim®LE
ModelSim®PE
Analog/Mixed-SignalSimulation
AdvanceMS
ADVanceMSRF
Hardware/SoftwareCo-Verification
Seamless
SeamlessFPGA
Emulation
VStationPRO
VStationTBX
iSolve
＝
＝
PCBSystems
BoardStation
SystemDesign
I/ODesigner
BoardArchitect
DesignArchitect
ConstraintEditorSystem
Analysis&Verification
HyperLynx
ICX/TAU
QuietExpert
AccuSimII
PhysicalDesign
TeamPCB
BoardStationRE
XtremePCB
DataManagement
DMS
IC设计：
DesignCapture(Verilog/Spice…)
Simulation(Verilog/Spice,⽀持Modelsim接⼝)
PhysicalLayout
PhysicalVerification(DRC,LVS…)
ParasiticExtraction(xRC,LVS…)
LothoModelling
MaskDataPreparation
DesignforManufacturing