vhdl分频器

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2023年2月17日发(作者：档案三合一制度)

广州大学学生实验报告

实验室：电子信息楼317EDA2017年11月1日

学院机电学院

年级、专

业、班

电信

151

姓名苏伟强学号1507400051

实验课

程名称

可编程逻辑器件及硬件描述语言实验成绩

实验项

目名称

实验6数控分频器的VHDL设计指导老师秦剑

一实验目的

a)学习数控分频器的设计、分析和测试方法；

二实验原理

a)数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比。

三实验设备

a)EDA实验箱，示波器

四实验内容和结果

a)分析程序各语句功能，设计原理，逻辑功能，并详述P_REG,和P_DIV的功能。程序如图1

设计原理：本程序设计的主要思路是，设计一个单向计数器，从预置数D（起点）开始计数，计数到设定

的最大值（0XFF），输出信号POUT取反，与此同时，计数器回归到预置数起点D继续计数，继续计数到

最大值后，POUT再次取反，如此往复，产生了一个原始时钟信号的分频信号POUT，频率为

)(

0

Hz

DXFF

f

fclk





P_SEG的功能：P_SEG部分负责从计数起点D，在每一次时钟的上升沿往上计数，并且在计数到OXFF的

时候产生一个信号FULL=1，传递到P_DIV进行动作处理。

P_DIV的功能：P_DIV的触发信号是FULL=0到FULL=1的上升沿跳变，意思就是说，当计数到TOP值的

时候，P_DIV会产生动作，具体的动作是将电平CNT2取反，然后赋值给输出FOUT，使得输出也取反。

可以看到随着计数不断从起点计数到满值，在满值的时候对输出电平进行取反，可以得到一个占空比为50%

的方波信号，该信号的频率是

)(

0

Hz

DXFF

f

fclk





b)如图2是程序的仿真波形图

图2

可以看到随着计数起点D的升高，计数到最大值OXFF所需要的时间更短了，也就是说电平取反的周期更

短了，得到的输出信号的频率必然升高，同时也符合

)(

0

Hz

DXFF

f

fclk



的变换规律。

c)目标器件为EP3C40Q240，电路选择模式1,键2/键1（PIO7-PIO0）负责输入8位预置数D,CLK

接clock0,FOUT接扬声器，通过查找芯片引脚手册，找到对应的PIN脚，并且设置assignmenteditor

引脚映射，如图3所示：

图3

d)下载程序到开发板，可以看到，随着输入的D越来越大，蜂鸣器的声音越来越尖锐，说明输出信

号的频率越来越高，接示波器，这里改变高四位（从0-F），低四位不变，观察示波器波形以及频

率如图所示：

e)思考题:设计一个正负脉冲宽度可控的分频器，输出正负脉冲宽度由两个8位输入控制。

i.程序如图所示

图

设计思路：设计的思路类似于单片机占空比可调PWM波的原理，增加了2个输入端口，分别是MAXH和

MAXL，MAXH是输出高电平的时候计数器计数的最大值（计数上限值），MAXL是输出为低电平的时候

计数器计数的最大值（计数上限值），两个计数最大值（计数上限值）分别控制着输出FOUT高电平还有

低电平脉冲的宽度（占空比），通过不同的MAXL,MAXH输入实现高电平还有低电平脉冲宽度可调。

f)程序的波形仿真

分析：可以看到，调整高电平还有低电平计数的上限值MAXH,MAXL，可以控制输出FOUT波形高电平还

有低电平的占空比。

五实验分析总结

a)例6-1各语句的原理还有功能分析如实验过程所述。

b)P_SEG还有P_DIV的功能分析如实验过程所述。

c)例6-1的波形仿真如实验过程所述。

d)实用示例：

i.单片机内部通过对系统时钟的分频可以让不同的外设工作在不同的频率下，有利于系统性能

和功耗的控制。

ii.单片机内部用于产生特定频率的PWM波（PulseWidthModulation）。

iii.用于制作单片机的定时器，是中断系统不可或缺的组成部分。

e)实验过程中遇到的问题：

i.在做思考题的时候，在修改程序代码的时候，错误的使用了以下语句

IF条件语句THEN

顺序语句

ELSIF条件句THEN

顺序语句

---

ELSE

顺序语句

ENDIF

应该和C语言的elseif区别开来啊，这里关键词elsif设定多个判定条件，任一个分支顺序语句的

执行条件是以上各分支所确定条件的相与（同时成立），即语句中顺序语句的执行条件具有向上

逻辑相与的功能。

ii.记得在使用IF后要ENDIF,为了避免错误，可以在写程序的时候在写IF的时候同时把ENDIF

写出来，以免忘记。